This course can also be taken for academic credit as ECEA 5361, part of CU Boulder’s Master of Science in Electrical Engineering degree.

課程信息
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第 2 門課程(共 4 門)
中級
完成時間大約為36 小時
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- Writing Code in Verilog
- Simulating FPGA Designs
- Designing FPGA Logic
- Designing Test Benches
- Writing code in VHDL
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立即開始攻讀碩士學位
此 課程 隸屬於 科罗拉多大学波德分校 提供的 100% 在線 Master of Science in Electrical Engineering。
如果您被錄取參加全部課程,您的課程將計入您的學位學習進程。
授課大綱 - 您將從這門課程中學到什麼
完成時間為 8 小時
Basics of VHDL
完成時間為 8 小時
10 個視頻 (總計 48 分鐘), 3 個閱讀材料, 6 個測驗
完成時間為 12 小時
VHDL Logic Design Techniques
完成時間為 12 小時
10 個視頻 (總計 52 分鐘), 2 個閱讀材料, 6 個測驗
完成時間為 7 小時
Basics of Verilog
完成時間為 7 小時
9 個視頻 (總計 92 分鐘), 2 個閱讀材料, 6 個測驗
完成時間為 10 小時
Verilog and System Verilog Design Techniques
完成時間為 10 小時
10 個視頻 (總計 48 分鐘), 2 個閱讀材料, 6 個測驗
審閱
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- 4 stars28.05%
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來自HARDWARE DESCRIPTION LANGUAGES FOR FPGA DESIGN的熱門評論
由 SS 提供2022年5月28日
It's a nice course to exlpore VHDL and Verilog basics. Self learn is necessary. While coding any type of modelling is fine.
由 HH 提供2020年5月14日
The Programming Assignments need to be more elaborate, things like reset is active low or active high and more details should be mentioned.
由 DR 提供2022年2月20日
There are so much use cases that i can apply in my life. thanks so much for giving the psychology know how into the lecture to help us in understanding the root course
由 JV 提供2021年2月23日
Professors were top-notch and clearly explained the pros and cons of each of the languages. I hope I could meet them in person.
關於 FPGA Design for Embedded Systems 專項課程

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